Главная » » Синтезируемого RTL дизайн с Verilog HDL Обзор
21:35
Синтезируемого RTL дизайн с Verilog HDL Обзор
Так как Verilog HDL язык описания аппаратных средств грамматики гибкой, легко понять, очень близко к с языка стиле, поэтому области интегральных схем стало самым популярным языком. Именно из-за появления язык описания аппаратных средств, что делает крупный, очень большого масштаба, особенно крупный, или даже десять миллионов системного уровня SOC конструкций.
Синтезируемого RTL описание 2
Verilog HDL язык описания аппаратных средств могут быть использованы как для поведенческого моделирования, но также может быть использован для моделирования RTL-уровне также может быть использован для моделирования RTL-уровне могут быть интегрированы. Инженеры-конструкторы могут выбрать в зависимости от их потребностей в различных способов моделирования. В начале проекта, инженер-конструктор должен выбрать модель поведения для создания целевой системе. С постоянной глубины этапе проектирования, проектировщики должны преобразовать RTL поведенческого моделирования уровне моделирования, что позволяет целевой системе ближе к реализации. Наконец, инструменты логики синтеза в целях выявления мишень для дизайна, RTL-уровне моделирования также должны быть интегрированы в дальнейшем моделирования RTL-уровне. В разных процесса преобразования, чтобы сохранить результаты проверки правильности преобразования для обеспечения согласованности с целевой системе. RTL-уровне моделирования уровне регистровых передач моделирования, могут быть описаны на рисунке 1.
Рисунок 1 RTL уровне моделирования
Синтезируемого RTL требования уровне моделирования, используемый для описания сочетание логики и последовательной логики заявление должно быть признано инструментов логики синтеза. Таким образом, малые понять о синтаксисе и заявления могут быть интегрированы RTL-уровне моделирования.
(1) комбинационные описание логики.
Комбинационной логики в цепи элементов: с двери, или ворота, ворота NAND, XOR ворот, мультиплексоры, буферы, сумматоров и других единиц, эти единицы включены в стандартную библиотеку ячейки литейного для для достижения сочетание Verilog HDL описание логики.
Комбинационной логики можно описать двумя способами: один непосредственно назначать логическую структуру или логического выражения описаны; других описывается всегда блока. Первый подходит для простой и интуитивно понятный логики описание, последняя подходит для очень сложная логика описания.
Используется в комбинационной логики оператора описаны в таблице 1.
