Аннотация: В статье описывается принцип работы все-цифровых систем фазовой синхронизации петли предлагается применение VHDL технический проект DPLL метод, и использовать сложные программируемые устройства логика CPLD которые должны быть достигнуты, учитывая основные модули процесс проектирования системы и результаты моделирования.
0 Введение Все-цифровой PLL (DPLL), чтобы избежать существования аналогового PLL Voltage температурного дрейфа и изменения в уязвимости к воздействию недостатков. Чтобы иметь высокую надежность, стабильность, и легкая регулировка. В модуляции и демодуляции, синтез частоты, FM стерео декодирование, обработка изображений широко используются в различных аспектах. С электронной автоматизации проектирования (САПР) технологии, с использованием больших масштабах программируемых логических устройств (например, CPLD или FPGA) и ASIC дизайн VHDL язык ASIC и цифровые системы, и вся система может быть интегрирована в одном чипе для реализации системы SOC, представляют собой на-чипе PLL. Здесь DPLL использованием VHDL программы технического дизайна.
Основная структура 1 DPLL DPLL блок-схема показана на рисунке 1, цифровой фазовый детектор, цифровой фильтр контура и числовым программным управлением осциллятора 3 части.
Дизайн цифровой фазовый детектор или двери с различными фазовый детектор, цифровой фильтр контура созданными реверсивный счетчик модель переменной (модуль K можно заранее); генератор, управляемый по плюс / минус счетчика импульсов контроллер и, кроме того представляют собой N . Реверсивный счетчик и обработки / сокращение часов контроллера частота импульсов были Mf 0 и 2NF 0. Где / 0, петля центральной частоты, в общем, M и N является степенью 2. В дополнение к часы 2NF 0 Н (= M/2N) счетчиков.
2 Принцип и реализация цифровых систем фазовой автоподстройки частоты DPLL принцип показано на рисунке 2, где: CLK является тактовая частота равна 32F 0; U1 как входная частота F = 0, J для XOR выхода фазового детектора, как изменение реверсивный счетчик режиме направление сигнала управления; из до плюс / минус контроллер импульсный выход; U2 для выходной частоты DPLL из фазовой автоподстройки F 0, разность фаз между входным U1 Π / 2, D, C, B, может быть до изменения Die реверсивный счетчик модуля, какие изменения в диапазоне 0001-1111, соответствующий модуль в 2,3 -2 17 диапазон изменений;. En стороне за реверсивный счетчик включен.
Рисунок 2 Схема DPLL 2,1 стадии их проектирования XOR фазовый детектор для сравнения входного сигнала u1, u2 числовым программным управлением осциллятора выходной сигнал разности фаз, выходной сигнал уд счетчик как обратимое управляющего сигнала направлении. Когда уд низкая (u1, u2 имеют одинаковую полярность), реверсивный счетчик для "плюс" кол. И наоборот, когда уд высока, реверсивный счетчик для "минус" кол. Когда цикл закрывается, Интернет, а также для ортогональных фазового детектора выходного сигнала Ud ПВ = 50% площади волны, на этот раз определение фазовой ошибки равна нулю, в этом случае, реверсивный счетчик "плюс" и " меньше "цикл же, до тех пор, как реверсивный счетчик значение только его часы к достаточно велика (K> M / 4), его выход не будет производить перевозки или заимствовать импульса, плюс / минус ее импульса контроллера только Второй 2NF тактовая частота вывода, так что Fi и поддерживать квадратурной фазы. В случае петли не закрывается, если Ud = 0, когда он добавляется в реверсивный счетчик подсчитывает, и привести к нести генератора импульсов, проводить импульс плюс / минус контроллер импульс "плюс" я элемент управления, контроллер будет В процессе добавления половине цикла тактовой частоты, то есть пульс. И наоборот, если Ud = 1, реверсивный счетчик отсчитывает, и осады импульса до плюс / минус контроллер импульс "минус" входной терминал D, так что контроллер будет разделен на вторую половину курса менее тактовый цикл, т.е. импульса. Этот процесс непрерывного возникновения. Плюс / минус контроллер импульсный выход N рассчитывал после того. U2 сделали местные сигнал оценки путем корректировки контроля фаз, в конечном счете заблокирован. XOR фазовый детектор и фазовой автоподстройки в петлю ошибки ограничить соответствующих сигналов показано на рисунке 3:
Рисунок 3 XOR фазового детектора рабочего сигнала 2,2 цифровой фильтр контура Цифровая петля фильтр состоит из реверсивный счетчик модель переменной. Счетчик предназначен как 17-битовой программируемых (переменная модуля) реверсивный счетчик, считающий, что диапазон от внешнего контроля числа DCBA. Предположим, что система работает без фазе, известной фазовой автоподстройки частоты принципе, u1, u2 разности фаз 0, XOR ворот выходе фазового детектора является симметричной прямоугольной волны, как показано на рисунке 4 (а) ниже. Таким образом, в реверсивный счетчик в том же интервале плюс-минус кол, до тех пор, как к достаточно велико, то подсчет будет не переполнения с нуля, или не хватает. Бегун отставать если u1 u2, XOR ворот асимметрии выхода, то счетчик считает плюс насчитывает больше времени, чем менее, результаты роста с течением времени, счетчик переполнения будет генерировать и проводить импульс. Напротив, если задержка пуска U1 U2, счетчик будет производить импульса заимствовать. Carry и заимствовать импульсы могут быть использованы для контроля ИДК, ИДК импульсов выход сделать снести и заимствовать в соответствии чтобы добавить или удалить некоторые импульса, в силу изменения выходной частоты DCO's. Реверсивные переменной режиме счетчика от дизайна VHDL завершена, программа выглядит следующим образом:
Библиотека IEEE; использовать IEEE std_logic_1164 все..; использовать IEEE std_logic_unsigned все..; лица Ли порт (CLK, J, N, D, C, B,: в std_logic; R1, R2: из std_logic); конце Ли; архитектуры себя от Ли сигнал CQ, К, MO: std_logic_vector (16 downto 0); Сигнал cao1, СаО2: std_logic; Сигнал инструкции: std_logic_vector (3 downto 0); начать Инструкция <= D & C & B &; с инструкцией выберите то <= "00000000000000111", когда "0001", "00000000000001111", когда "0010", "00000000000011111", когда "0011", "00000000000111111", когда "0100", "00000000001111111", когда "0101", "00000000011111111", когда "0110", "00000000111111111", когда "0111", "00000001111111111", когда "1000", "00000011111111111", когда "1001", "00000111111111111", когда "1010", "00001111111111111", когда "1011", "00011111111111111", когда "1100", "00111111111111111", когда "1101", "01111111111111111", когда "1110", "11111111111111111", когда "1111", "00000000000000111", когда другие; процесс (CLK, EN, J, K, CQ) начать если clk'event и CLK = '1 ', то K <= Мо; если EN = '1 ', то Если J = "0", то если CQ <К, то CQ <= CQ + 1; еще CQ <= (другие => '0 '); конец, если; еще если CQ> 0, то CQ <= CQ - 1; еще CQ <= K; конец, если; конец, если; еще CQ <= (другие => '0 '); конец, если; конец, если; Завершить процесс; процесса (EN, J, CQ, K) начать если EN = '1 ', то Если J = "0", то F CQ = К, то cao1 <= '1 '; еще cao1 <= "0"; конец, если; СаО2 <= "0"; еще если CQ = "00000000000000000", то СаО2 <= '1 '; еще СаО2 <= "0"; конец, если; cao1 <= "0"; конец, если; еще cao1 <= '0 '; СаО2 <= "0"; конец, если; Завершить процесс; R1 <= cao1; R2 <= СаО2; конца себя;
Реверсивный счетчик переменной-режиме (с К = 24) диаграммы моделирования сигнала показано на рисунке 4.
Рисунок 4 обратимой модуля переменной счетчика (с К = 24) моделирования сигнала 2,3 Дизайн с числовым программным управлением осциллятор НКО на плюс / минус контроллер импульса и в дополнение к составу N счетчика. Плюс / минус дополнительных контроллеров импульса - снижение против стиля ИДК. Используется она и петли фильтра. Если петли фильтра без нести, дислокации, когда вверх / вниз импульса 2NFo контроллер часов делится на два. При плюс / минус импульса управления дополнительных входов (I = 1) ввести нести импульс, импульсный выход из внутреннего принятия борьбе с тактового импульса. И наоборот, когда плюс / минус управления сокращения импульсный вход (D = 1), введите выходной бит импульс путем вычитания тактового импульса к импульсу. Таким образом, заимствовать и проводить импульс может быть изменен выходная частота, выходная частота может быть снести и заимствовать максимального контроля частоты пульса в заданном диапазоне. Плюс / минус контроллер импульсов триггеров D триггера и JK форме, в соответствии с функциональным анализом, для разработки соответствующей программы VHDL. Запуск моделирования сигналов показано на рисунке 5:
3 Результаты моделирования и анализа Дизайн всех цифровых систем фазовой автоподстройки частоты с использованием программного обеспечения для достижения, с помощью VHDL языковой модуль, а затем моделирования, экземпляра, и постепенно реализации всей цепи снизу вверх, и в конечном итоге для достижения общей загрузки моделирования была успешной. Автоподстройки частоты (К = 2 ^ 5), DPLL моделирования сигналов показано на рисунке 6.
Рисунок 6 петлю замка (взять к = 2 ^ 5) при моделировании сигнала Это видно из моделирования формы сигнала, u1, u2 блокировки при моделировании время 70us. Автоподстройки частоты (К = 27), когда, DPLL моделирования системы сигналов показано на рисунке 7:
Рисунок 7 петлю замка (взять к = 27), когда схема моделирования сигнала в этом случае, u1, u2 блокировки моделирования время 180ms. Очевидно, чем больше режиме K, петли в заблокированном состоянии дольше. К становятся слишком большими, чтобы обуздать шум, дрожание фазы менее благоприятный, но в то же время увеличение петлю времени в заблокированном состоянии. Напротив, к получить слишком малы, вы можете ускорить петлю замка, в то время как возможности подавления шума снижается.
4 Заключение VHDL дизайн с использованием всех-цифровых систем фазовой синхронизации цикла, с гибкостью, чтобы изменить преимущества удобна и проста в реализации и может быть выполнена из встроенных чипов PLL. Цифровых систем фазовой синхронизации петли в такой встречный модуль может быть свободно изменен, таким образом, чтобы максимально в соответствии с различными обстоятельствами, гибкая конструкция петли.
