FPGA со встроенным микропроцессором дизайн растет. По данным Dataquest статистике, примерно один год, начиная 100000 FPGA дизайн-проектов, из которых около 30% содержащихся той или иной форме микропроцессора.
Формирование этой тенденции по нескольким причинам. Во-первых, поток данных приложений больше подходит для программируемых аппаратных средств, в то время как осуществление встроенную функцию управления потоком микропроцессора больше подходит для приложений. Во-вторых, мы должны изменить дизайн, встроенные процессоры, проявить большую гибкость. Наконец, Soft-Core процессоров для встраиваемых микропроцессоров устраняет риск устаревания. Традиционно, встроенный микропроцессор FPGA имеет некоторые ограничения, в том числе стоимость, скорость и производительность дизайна. Как технологии технологического процесса и дизайна, эти ограничения улучшается, и теперь дизайнеры, более вероятно, рассмотреть в своих приложениях с помощью встроенных микропроцессоров FPGA.
По сравнению с прошлым, готовых микропроцессоров значительно дешевле, чем встроенный микропроцессор. Однако, недорогой FPGA сегодняшней оказался экономичным решением. Если конструкция была использована в FPGA, процессор может быть интегрирована в существующие архитектуры FPGA, дискретных устройств, или сохранить стоимость новых FPGA. Дизайн цикла также является важным фактором. Аппаратной, связанных с архитектурой микропроцессоров подсистем и как быстро реализовать? Писать, тестировать и отлаживать код, работающий на микропроцессор, как долго? В последние несколько лет, общая функциональность и простота использования, программное обеспечение для встроенных инструментов микропроцессора развития значительно улучшилось. Таким образом, он предназначен для работы в течение нескольких минут, и испытаны. Сокращение времени выхода на рынок, потому что теперь более мощные, чем оборудование с программным обеспечением быстрее и проще.
При выполнении существующих микропроцессоров иметь хорошую историю. Благодаря усовершенствованиям в технологии, FPGA функциональность и скорость системы в целом был достигнут значительный прогресс. Теперь, FPGA может обрабатывать больший объем трафика, встроенный процессор дизайн для многих очень привлекательная. Кроме того, FPGA и тесно сотрудничать с другими специализированными модулями, расширение мягким сердечником IP обеспечивает системный интерфейс для производительности и пропускной способности, в настоящее время на кристалле процессора может обеспечить отличный дизайн.
При оценке таких специальных процессоров, таких как LatticeMico32, использование преимущества встроенной мягкой процессор очень ясно.
Типичные встроенный процессор подсистемы
Давайте посмотрим на типичный встроенный процессор подсистемы, например, LatticeMico32 мягкой процессора. Процессор должна общаться с внешним миром функции, это часто связано с системной шины чипа ядро, в данном случае является открытым исходным кодом РЫЧАГ ПОДВЕСКИ автобус. И тогда мы должны система хранения данных для сохранения кода процессора и процессора, чтобы использовать эти данные. Что касается внешних связей, в типичной системе в различных интерфейсов, от простой интерфейс связи и подключения, более сложные протоколы к применению посвященный аппаратных модулей. Теперь необходимо подключить процессор архитектуры шины периферийных устройств и памяти системы. Типичная система показано на рисунке 1.
Давайте посмотрим на ядро процессора себя: LatticeMico32 Гарвардского автобус структура основана на архитектуре RISC микропроцессора (рис. 2). RISC-архитектура обеспечивает простой набор инструкций и повышения производительности. Гарвардская архитектура шины обеспечивает отдельных команд и данных шины, для выполнения одного цикла инструкции. Процессор имеет 32 регистров общего назначения, который может обрабатывать до 32 внешних прерываний. Процессор можно вставить пользовательский мультипликатор или циклического сдвига, а также различные функции отладки.
Mico32 могут быть использованы для различных систем хранения данных, с использованием как встроенной памяти для хранения команд и данных. Встроенная память может создать местной архитектуры Гарвардского университета, и позволяет за один цикл доступа команд и данных. Для больших требований к памяти, процессор подключен через арбитраж с другими модулями памяти и интерфейсов. Это может быть использовано ресурсов FPGA памяти для достижения "чип" памяти, или интерфейс внешней памяти, такие как SSRAM, Flash и DRAM. Ручки все внешние протокол доступа к памяти в соответствующий модуль интерфейса, оказываемых учреждением. Дополнительное обучение и кэш данных может быть настроен в различных вариантах (размер кэша, размер кэша блока, и т.д.).
Благодаря открытому интерфейсу источника автобус Wishbone, процессор связан с различными периферийными компонентами. Для быстрого цикла оборота, графического интерфейса пользователь может легко и быстро создать процессор платформы. В дополнение к стандартным контроллером памяти, который может включать в себя различные интерфейсы, а не только поддерживает I2C, общие И.О., таймеры, UART и SPI, а также поддерживать более сложные модули, такие как интерфейс PCI, или TriSpeed Ethernet MAC.
Прямой доступ к памяти (DMA) контроллер можно добавить ведущего устройства (Master) к шине Wishbone, чтобы удалить процессор передачи данных работ. Это также позволяет периферической функции DMA эффективно передавать данные непосредственно в системы хранения данных, что позволяет экономить чипа пропускная способность шины.
В дополнение к внешних компонентов и DMA, пользователь может настроить арбитражного программы. Поддерживает основные структуры автобус устройства (Master), так и по устройству (Slave) стороны арбитража шины. Если вы можете встретить требования производительности системы, основные устройства шины арбитраж обеспечивает простое, недорогое решение. Однако, если Есть больше автобусов в мастера дизайна и нескольких подчиненных устройств, основное устройство в любое время трудностей и однопартийная арбитражного коммуникационную шину ведущего устройства. Во многих конструкциях, два или более Bus Master устройств одновременно и независимо от связи устройство из стороны для улучшения производительности арбитраж. 3 показана схема арбитражного доступны.
Арбитражный схему на рисунке 3
Пользователи могут также создавать свои собственные автобусы Wishbone основан периферийных устройств, а затем интегрировать в MSB автоматически подключается к шине. Таким образом, архитектура LatticeMico32 предоставляет две возможности: во-первых, люди могут создавать собственные компоненты, это позволит высвободить MSB в список доступных компонентов (рис. 4). Во-вторых, можно построить так называемый Passthru элементы могут быть Wishbone интерфейс с внешним приводит к ядерной, так что пользователи могут добавить любой другой части блоков FPGA логика.
Рисунок 4 внешние компоненты для создания пользовательских
Эти параметры конфигурации могут быть настроены для различных LatticeMico32 приложений. Величина и малые площади чипа или чип контроллер памяти, оптимизированный для интерфейса с несколькими полнофункциональную платформу, и больше доступа к памяти (может быть вне чипа). Из логики FPGA модули для доступа к другим системам и ПЛИС позволяет процессору тесное взаимодействие между специальными модулями для дальнейшего улучшения производительности. Утратила силу традиционного использования внешнего контроллера параллельно со сложностью механизма доступа FPGA.
Масштабируемость
Поскольку процессор Verilog RTL кода читаемый код, пользователь может легко определить IP-адресов, таких как блок выборки команд, инструкция декодировать, или ALU, и разнообразие ступеней конвейера. Таким образом, пользовательские инструкции, которые также могут быть изменены и усилены. Пользователи могут также выполнять код операции. Поэтому в инструкции слово, LatticeMico32 опкод предоставляет альтернативный области.
Следуйте некоторые основные шаги, вы можете создавать собственные команды: Расширенная инструкция декодера. Это простой случай, функция извлечения внутренних код операции, и порождает необходимость интеграции всех эту команду, чтобы LatticeMico32 необходимые сигналы управления. Создать функции по осуществлению и интеграции LatticeMico32 ALU. Для команды мульти-цикла для создания необходимой задержки сигнала, чтобы правильно обрабатывать процессор трубопровода. Если вам нужны другие специальные логики (например, дополнительный специальный реестр), которые могут быть индивидуально добавлен в ядро.
За счет добавления пользовательских команд и пользовательских периферийных устройств, расширение процессор является очень эффективным способом настроить ядро процессора для достижения требований производительности системы. Как правило, ряд специализированных функций лучше, чем с аппаратной программного обеспечения. Или параллельной обработки можно получить дополнительный прирост производительности. Этот механизм может быть интегрирован модуль аппаратного ускорения для архитектуры процессора. Это позволит сохранить тот же подход к функции из этих компонентов, как программный код или использовать нормальные стандартные периферийные устройства.
Потребность в данных / обработки сигнала приложений, часто необходимо объединить функции RISC процессор и DSP, для достижения производительности и пропускной способности. Добавить расширений и пользовательских компонентов может также включать блок обработки сигнала. Может быть очень эффективным в аппаратной реализации, используя специальный блоков DSP, такие как умножения / накопления, с различных аппаратных FPGA могут достичь этих функций.
Дизайн среды
LatticeMico32 система имеет три интегрированных инструментов: MicoSystem Builder (MSB)
Для аппаратной реализации, описания MSB платформы и генерации язык описания аппаратных средств (HDL) кода. Разработчики могут выбрать внешних компонентов, подключенных к микропроцессору, и указать связи между ними. C / C + + Software Engineering Environment (SPE)
C / C + + SPE вызвать компилятор, ассемблер и компоновщик, так что развитие код для работы на платформе построен с MSB. Через C / C + + SPE для завершения строительства платформы с MSB могут быть использованы в качестве ссылки. Выявить Логический анализатор отладчик и
В C / C + + отладчик исходного кода обеспечивает возможности отладки в компиляции и способность наблюдать регистров процессора и памяти. Разработчики могут также использовать Reveal Логический анализатор решетки наблюдения и осуществления контроля аппаратного кода.
Все инструменты и IP полностью 纳入莱迪思 дизайн ispLEVER FPGA программной среды, что делает всю конструкцию FPGA процесс, посредством быстрого проектирования. Эти инструменты также способствует эффективному использованию ресурсов ПЛИС.
В процессе строительства, с полностью читаемым исходный код для создания RTL Verilog код для процессора и периферийного оборудования. В целях обеспечения синтеза и моделирования сценариев, ограничение файлы настройки оборудования и булавки.
Есть три вида операционных систем: Theobroma Системы uClinux и U-Boot, Micriμm мкКл / OS-II RTOS и Toppers / JSP в μITRON RTOS.
LatticeMico32 предоставляет лицензии открытого кода. Решетка открытое ядро IP-лицензионное соглашение с инструментом MSB для генерации кода HDL использоваться вместе. Большинство графический интерфейс пользователя будет использовать лицензии Eclipse, в то время внутренней работы программного обеспечения, таких как компилятор, ассемблер, компоновщик и отладчик, лицензионное соглашение будет следовать GNU-GPL.
Потому что это с открытым исходным кодом мягких IP, IP-ядро процессоров можно свободно переходить на другие технологии и быть реализованы.
Производительность и использования ресурсов
LatticeMico32 обеспечивают наивысшую производительность и использование ресурсов. Уход ресурсов для дизайнеров, базовая конфигурация не использует какие-либо инструкции или кэш данных, один цикл переключения, нет множителя. Для тех, кто больше озабочен выполнение дизайн персонала, полностью оснащены 8 КБ кэш инструкций, 8К байт данных кэша, три цикла перемещения, и мультипликатор. Для пользователей, которым необходимо принять компромисс, стандартная конфигурация похожа на полную конфигурацию, но не высокой скорости 8К байт кэш данных. В таблице 1 приведены для LatticeECP3 ресурсов FPGA использования и производительности.
Таблица 1 LatticeMico32 использования ресурсов и производительность LatticeECP3
Резюме
LatticeMico32 является полным встроенных микропроцессоров. Он обеспечивает гибкую структуру и позволяет пользователям настраивать процессор системы для удовлетворения требований к системе (производительность, стоимость, потребляемая мощность). Процессор IP и тесное сотрудничество специализированных аппаратных средств обеспечивает простой в использовании окружающей среды, которые могут значительно повысить производительность системы, сделать дизайн с большой гибкостью.
инструменты LatticeMico32 развития могут быть легко реализованы в FPGA связано с микропроцессором и связанных с ними периферийных компонентов. Простота использования для обеспечения минимального времени дизайном, что позволяет продукции на рынок.
По словам источника открытого лицензирования и инструменты разработки программного обеспечения для их соответствующих открытых лицензий, таких как Eclipse и GNU - GPL, обеспечивая порожденных HDL, Решетка позволяет пользователю полный контроль над своим дизайном. Open Source для дизайнера, чтобы обеспечить необходимые видимости, гибкость и портативность.
