ModelSim в настоящее время более популярны HDL отрасли языковые инструменты моделирования. Здесь использование его я не буду говорить. В основном мы говорим о проблемах задача библиотеки компиляции. ModelSim потому, что все основные поставщики поддерживает ПЛИС, поэтому, когда мы используем соответствующие поставщики должны сначала скомпилировать библиотеку. Здесь, я Xilinx компании. Программное обеспечение, используемое для ise5.2i, ModelSim SE 5.7c (Если другая версия, не влияет на работу шагов). Для языка VHDL.
Ну, прежде всего, что мы должны сделать?
Во-первых, мы хотим, огонь и вода, горы, получите полное программное обеспечение Caixing Затем установите. (% ¥ ... ... ※ ×% ... ...% ※ ※ %¥¥#¥% ... ...) В ise4.1 версии, Xilinx предлагает xilinxlib.tcl файл библиотеки для ModelSim моделирования. В версии 5.1, обеспечивает compxlib приложения, говорят может быть автоматически моделируется. Однако, после того как я использовал машину имитация мертвых. Таким образом, пришлось использовать ручной моделирования, но для удобства всех, я сделал абсолютное абсолютное абсолютное так, что командный файл. В последней части статьи, чтобы найти его, а затем копируется в файл WordPad сохранить как *. сделать, как сделать непосредственного использования.
Первая компиляция unisim библиотеки (если язык Verilog unisims_ver), соответствующие библиотеки и проведения функционального моделирования схемы моделирования уровне. Первый с CD команды, или изменения в меню каталога команду, чтобы установить хранилище вы хотите папку. По умолчанию *: / modeltech / примеры /. vlib unisim unisim Vmap unisim Новая библиотека. Тогда найти библиотеку файлов, входящих в Xilinx. Посмотрите на свою *: / xilnx / VHDL (Verilog) / SRC / папки есть? В unisims папку, вы увидите четыре файла библиотеки. Помните, помните, обязательно следить за тем, я написал для компиляции, в противном случае я не несу ответственности за ошибки. Vcom работу unisim C: / Xilinx / VHDL / SRC / unisims / unisim_VPKG.vhd Vcom работу unisim C: / Xilinx / VHDL / SRC / unisims / unisim_VCOMP.vhd Vcom работу unisim C: / Xilinx / VHDL / SRC / unisims / unisim_VITAL.vhd Vcom работу unisim C: / Xilinx / VHDL / SRC / unisims / unisim_SMODEL.vhd
Тогда, в соответствии с описанным выше способом установить simprim библиотеки. Соответствующую должность-макет сроки моделирования. vlib simprim Vmap simprim simprim Vcom работу simprim C: / Xilinx / VHDL / SRC / simprims / simprim_Vpackage.vhd Vcom работу simprim C: / Xilinx / VHDL / SRC / simprims / simprim_Vcomponents.vhd Vcom работу simprim C: / Xilinx / VHDL / SRC / simprims / simprim_VITAL.vhd Vcom работу simprim C: / Xilinx / VHDL / SRC / simprims / simprim_SMODEL.vhd Только не забудьте построить в соответствии с порядком, я не могу пойти не так.
Но если вы думаете xilinxcorelib же неправильно. Открыть xilinxcorelib папке, О, не бойся. До 500 файлов. Если он написать предложение, налево, на любой смерти. Не бойтесь, Xilinx имеет для нас думать, что по этому вопросу осторожно в этой папке, чтобы найти vhdl_analyze_order файл. Откройте его, что он эти документы для того, чтобы организовать. Пока мы видим их сделать пакетный файл для запуска не на линии.
Vhdl_analyze_order файл, чтобы открыть некоторые из следующих действий: iputils_std_logic_arith.vhd iputils_std_logic_signed.vhd xfft1024_v1_0.vhd xfft1024_v1_0_comp.vhd prims_constants_v5_0.vhd viterbi_v2_0.vhd viterbi_v2_0_comp.vhd prims_constants_v3_0.vhd viterbi_v1_0.vhd viterbi_v1_0_comp.vhd ul_utils.vhd vfft_utils.vhd vfftv2_utils.vhd vfft64v2.vhd vfft64v2_comp.vhd vfft1024v2.vhd Однако, более 500 слов должно быть добавлено до Vcom работу xilinxcorelib D: / Xilinx / VHDL / SRC / XilinxCoreLib / Это кажется невозможным. Ой ой, я слышал, что вещь в автономном режиме редактирования, такие вещи (если не слышал, надо найти себе уголок и сидеть на корточках), я использую UltraEdit. Правильное использование инструментов Hex редактирование файлов формата, чтобы сделать работу правильно. Ну, после создания *. сделать файл не требуется.
Неправильно! ! ! ! ! !
В младший брат непрерывной разведки библиотеки найдены в Xilinx даже обеспечить синтаксической ошибки до 5,2 версии, для того, чтобы успешно запустить этот файл необходимо изменить следующие два места: c_counter_binary_v6_0.vhd файл удален 264 линий начать. Mult_gen_v6_0.vhd файл линии 216 до удаления функции.
Хорошо. Запустите файл ... ... ... ... ... ... ... ... ждать 20 минут, успехом. Наконец, чтобы построить успешный библиотеки определяется как глобальная библиотека для работы так, чтобы прямой вызов с помощью ISE ModelSim, когда он может проходить гладко. В ModelSim каталог установки, чтобы найти modelsim.ini файл. Выберите "Свойства", и удалить только для чтения. Затем в библиотеке unisim = $ MODEL_TECH / .. / примеры / unisim simprim = $ MODEL_TECH / .. / примеры / simprim xilinxcorelib = $ MODEL_TECH / .. / примеры / XilinxCoreLib Это потому, что мы размещаем библиотеке собраны в папке примеров, если вы измените путь построить, путь заменить ваш путь я написал на нем. Теперь я могу оплатить пакетный файл, если вы используете 5,2. 'S версий, и изменение в соответствии с моим методом, если библиотеки Xilinx. Могут быть непосредственно использованы сделать команду в ModelSim для компиляции. У формат команды (сделать путь пакетный файл / *. делать). Вы также можете нажать на меню выполнить макрос для достижения.
VHDL Verilog с аналогичными тех пор, пока имя библиотеки на линии плюс _ver
